為了提高運算放大器的驅動能力，依據現有CMOS集成電路生產線，介紹一款新型BiCMOS集成運算放大電路設計，探討BiCMOS工藝的特點。在S-Edit中進行“BiCMOS運放設計”電路設計，并對其電路各個器件參數進行調整，包括MOS器件的寬長比和電容電阻的值。完成電路設計后，在T-spice中進行電路的瞬態仿真，插入CMOS，PNP和NPN的工藝庫，對電路所需的電源電壓和輸入信號幅度和頻率進行設定調整，最終在W-Edit輸出波形圖。在MCNC 0.5μm工藝平臺上完成由MOS、雙極型晶體管和電容構成的運算放大器版圖設計。根據設計的版圖，設計出Bi-CMOS相應的工藝流程，并提取各光刻工藝的掩模版。

　　1 電路圖設計

　　本文基于MCNC 0.5 μm CMOS工藝線設計了BiCMOS器件，其集成運算放大器由輸入級、中間級、輸出級和偏置電路4部分組成。輸入級由CMOS差分輸入對即兩個PMOS和NMOS組成;中間級為CMOS共源放大器;輸出級為甲乙類互補輸出。圖1為CMOS差分輸入級，可作為集成運算放大器的輸入級。NMOS管M1和M2作為差分對輸入管，它的負載是由NMOS管M3和M4組成的鏡像電流源;M5管用來為差分放大器提供工作電流。M1管和M2管完全對稱，其工作電流IDS1和IDS2由電流源Io提供。輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設M1和M2管都工作在飽和區，那么如果M1和M2管都制作在孤立的P阱里，就沒有襯偏效應，此時VTN1=VTN2=VT。忽略MOS管溝道長度的調制效應，差分對管的輸入差值電壓VID可表示為：

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　　M2管和M4管構成CMOS放大器，兩個管子都工作在飽和區，其電壓增益等于M2管的跨導gM2和M2，M4兩管的輸出阻抗并聯的乘積，即：

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　　式(4)表明，CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大;隨MOS管寬長比的增加而增高;隨兩只管子溝長高調制系數λ的減少而增加，所以設計時，應盡可能增加溝道長度，減小λ值，以此來提高CMOS的增益。偏置電路用來提供各級直流偏置電流，它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。

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　　圖2中，M5管為恒流源，用于為差分放大器提供工作電流;M6和M7管為恒流源偏置電路，用于為M5提供工作電流。其中，基準電流為;

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　　圖3為輸出級的最終結果，其中M6，M7，M10為偏置，Q4，Q5用來減小交越失真，Q1為輸出級的緩沖級。

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　　2 電路仿真

　　Aod是在標稱電源電壓和規定負載下，運算放大器工作在線性區，低頻無外部反饋時的電壓增益，Aod的值越大越好。圖4為輸入端V+的電壓波形。由圖可見V+的峰峰值為200 nV，輸入端V-的電壓為0。圖5為輸出波形(在Q3的集電極輸出)。

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　　由圖5可見，輸出電壓的峰峰值為：

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　　因此開環差模電壓增益為：

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　　可以測量出共模電壓增益：

　　滿足設計要求。

　　3 版圖設計

　　采用的是以CMOS工藝為基礎的BiCMOS兼容工藝。首先以外延雙阱CMOS工藝為基礎，在N阱內增加了N+埋層和集電極接觸深N+注入，用以減少BJT器件的集電極串聯電阻阻值，以及降低飽和管壓降;其次用P+區(或N+區)注入，制作基區;再者發射區采取多晶硅摻雜形式，并與MOS器件的柵區摻雜形式一致，制作多晶硅BJT器件。由此可見，這種高速BiCMOS制造工藝原則上不需要增加其他的重要工序。

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　　由于基準電路不易調整，在設計版圖時將基準部分外接。基于0.5μm CMOS工藝的運算放大器版圖如圖7所示。

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　　4 結語

　　該運算放大器結合了CMOS工藝低功耗、高集成度和高抗干擾能力的優點，雙極型器件的高跨導，負載電容對其速度的影響不靈敏，從而具有驅動能力強的優點。該BiCMOS器件在現有CMOS工藝平臺上制造。該放大器以CMOS器件為主要單元電路，在驅動大電容負載之處加入雙極器件的運算放大器電路，然后在Tanner Por軟件平臺上完成電路圖的繪制、仿真，并在MCNC 0.5μm CMOS工藝線上完成該電路的版圖設計，經實用，運算放大器的參數均達到了設計要求。